Your browser does not support JavaScript!

Αρχική    Σχεδίαση του Chip ενός Μεταγωγέα 32x32 Τύπου Buffered Crossbar Πακέτων Μεταβλητού Μεγέθους  

Αποτελέσματα - Λεπτομέρειες

Προσθήκη στο καλάθι
[Προσθήκη στο καλάθι]
Κωδικός Πόρου uch.csd.msc//2004simos
Τίτλος Σχεδίαση του Chip ενός Μεταγωγέα 32x32 Τύπου Buffered Crossbar Πακέτων Μεταβλητού Μεγέθους
Άλλος τίτλος Design of a 32x32 Variable-Packet-Size Buffered Crossbar Switch Chip
Συγγραφέας Σίμος, Δημήτρης
Περίληψη Οι μεταγωγείς και οι δρομολογητές είναι οι βασικοί δομικοί λίθοι των περισσότερων μοντέρνων δικτύων διασύνδεσης και του Internet, στοχεύοντας στην ανταλλαγή πακέτων, ενώ παράλληλα λύνουν τον ανταγωνισμό εξόδου (output contention), το κύριο πρόβλημα της κατανεμημένης, multi-party επικοινωνίας. Το τελευταίο επιλύεται μέσω ενταμίευσης, έλεγχο πρόσβασης, έλεγχο ροής, ή απώλεια πακέτων. Οι μοντέρνοι μεταγωγείς υψηλών επιδόσεων πρέπει να παρέχουν συνολικές παροχές της τάξης του terabit/sec, κάτι το οποίο αποτελεί πρόκληση, τόσο για την σχεδίαση της αρχιτεκτονικής, όσο και για την υλοποίησή τους. Ο σκοπός αυτής της εργασίας είναι η απόδειξη της επιτευξιμότητας σχεδίασης μίας πρωτοποριακής οργάνωσης μεταγωγέα τύπου buffered crossbar, η οποία χειρίζεται απευθείας πακέτα μεταβλητού μεγέθους. Η λειτουργία αυτή, συνδιαζόμενη με την ύπαρξη κατανεμημένης δρομολόγησης (scheduling), αφαιρεί την ανάγκη για εσωτερική επιτάχυνση (internal speedup), με αποτέλεσμα τη πλήρη αξιοποίηση της εισερχόμενης παροχής. Αποδείξαμε την επιτευξιμότητα της πρωτοποριακής αυτής αρχιτεκτονικής μέσω της σχεδίασης ενός τέτοιου μεταγωγέα τύπου buffered crossbar, μεγέθους 32x32, σε ένα ASIC chip core, με συνολική εισερχόμενη παροχή 300 Gbit/sec, σε τεχνολογία 0.18 μm, ή ακόμα μεγαλύτερη με χρήση καλύτερων και πιο μοντέρνων τεχνολογιών. Ο μεταγωγέας συνθέθηκε (synthesized) και τοποθετήθηκε & διασυνδέθηκε (placed & routed) ακολουθώντας μία τυπική ιεραρχική διαδικασία (hierarchical flow), με αποτέλεσμα ένα core επιφάνειας 420 μμ^2 και κατανάλωσης 6 W, σε τεχνολογία CMOS 0.18 μm. Η αντίστοιχη επιφάνεια στα 0.13 μm είναι μόλις κάτω από 200 μμ^2, ενώ η κατανάλωση είναι 3.2 W. Η εκτίμηση της ισχύος έδειξε ότι η πλειονότητά της καταναλώνεται στην οδήγηση μακρών καλωδίων απ'άκρη σ'άκρη του chip core, σε αντίθεση με τις μνήμες και τη λογική, που αποτελούν τη μειονότητα της κατανάλωσης ισχύος. Οι ιεραρχικές διαδικασίες σε ASICs είναι δύσκολες στη χρήση, αλλά ήταν απαραίτητες λόγω του μεγάλου μεγέθους του κυκλώματος. Παρουσιάζουμε με λεπτομέρεια τη σχεδίαση του συστήματος (διαγράμματα block και σημαντικές λεπτομέρειες των κυκλωμάτων), ακολουθούμενα από λεπτομερή περιγραφή της διαδικασίας σχεδίασης, συμπεριλαμβανομένων των περιπλοκών και των μαθημάτων που μάθαμε. Συγκεκριμένα, περιγράφουμε την επιλογή της κατάλληλης ιεραρχίας για αποτελεσματική σύνθεση, τοποθέτηση, διασύνδεση και αποτελέσματα χρονισμού. Τα τελικά αποτελέσματα τοποθέτησης και διασύνδεσης έδειξαν ότι το εργαλείο σύνθεσης είχε υποεκτιμήσει την επιφάνεια του κυκλώματος κατά 30%, λόγω της κυριαρχίας των μακρών (απ'άκρη σ'άκρη) καλωδίων του core.
Ημερομηνία έκδοσης 2004-11-01
Ημερομηνία διάθεσης 2005-02-08
Συλλογή   Σχολή/Τμήμα--Σχολή Θετικών και Τεχνολογικών Επιστημών--Τμήμα Επιστήμης Υπολογιστών--Μεταπτυχιακές εργασίες ειδίκευσης
  Τύπος Εργασίας--Μεταπτυχιακές εργασίες ειδίκευσης
Εμφανίσεις 204

Ψηφιακά τεκμήρια
No preview available

Προβολή Εγγράφου
Εμφανίσεις : 4