Οι απαιτήσεις των σύγχρονων δικτύων για ποιότητα υπηρεσιών και λειτουργία σε υψηλές ταχύτητες οδηγούν στη χρήση προηγμένων σχημάτων για μεταγωγή και έλεγχο ροής, τα οποία με τη σειρά τους απαιτούν αποδοτική υλοποίηση σε hardware για τη διατήρηση και διαχείριση πολλαπλών ουρών κυττάρων. Αυτή η εργασία παρουσίασε την υλοποίηση σε VLSI του υποσυστήματος διαχείρισης πολλαπλών ουρών του ATLAS I, ενός μεταγωγέα ΑΤΜ ολοκληρωμένου σε ένα chip. Το chip αυτό, το οποίο υλοποιείται σε τεχνολογία CMOS 0.35 micron, ενσωματώνει αρκετά σημαντικά χαρακτηριστικά: σειριακούς συνδέσμους υψηλής ταχύτητας, έναν κοινόχρηστο ενταμιευτή δεδομένων για 256 κύτταρα, έλεγχο ροής βάσει πιστώσεων, τρία επίπεδα προτεραιοτήτων, και δυνατότητα για multicasting.
Παρουσιάστηκε μία απλή και αποδοτική υλοποίηση της διαχείρισης ουρών, χρησιμοποιώντας τεχνικές σχεδίασης full-custom. Σχεδιάστηκαν μνήμες SRAM δύο, τριών και τεσσάρων πορτών με ειδικές λειτουργίες, μνήμες CAM δύο και τριών πορτών, αποκωδικοποιητές, αποκωδικοποιητές προτεραιότητας και τα περιφεριακά τους κυκλώματα. Επίσης, παρουσιάστηκε ένας νέος μηχανισμός εξυπηρέτησης πολλαπλών ομάδων ροών, ο οποίος εξασφαλίζει δικαιοσύνη μεταξύ των ομάδων ροών.
Το τμήμα της διαχείρισης ουρών που σχεδιάστηκε σε full-custom αποτελείται
περίπου από 65,000 τρανζίστορς σε λογική και 14 Kbits σε μνήμη, καταλαμβάνει
χώρο 2.3 mm , και οι προσομοιώσεις απέδειξαν ότι λειτουργεί σε συχνότητα
80 MHz υπό τις χειρότερες συνθήκες, και καταναλώνει ισχύ 0.27 Watt.