| Περίληψη |
Οι περιορισμοί της φυσικής για την ολοκλήρωση κυκλωμάτων από διακόπτες ημιαγωγού (transistor) σε ψηφίδες (chips), έχουν καταστήσει τους πολυεπεξεργαστές ψηφίδας (chip multiprocessors – CMPs) αναγκαιότητα, και την αύξηση του αριθμού των πυρήνων (επεξεργαστών), την καλήτερη ως τώρα προσέγγιση στη αξιοποίηση περισσότερων transistor.
Ήδη, ο εφικτός αριθμός πυρίνων αυξάνεται πέρα από τις δυνατότητές μας να τους χρησιμοποιήσουμε για γενικούς σκοπούς. Παρόλο που πολλοί σημαντικοί τομείς εφαρμογών μπορούν εύκολα να εποφεληθούν από τη χρήση περισσότερων πυρήνων, η κλιμάκωση, εν γένει, της επίδοσης μιας εφαρμογής με πολυεπεξεργασία παρουσιάζει ένα δύσκολο ορόσημο για την επιστήμη υπολογιστών.
Η χρήση επί της ψηφίδας (on-chip) μνημών ανά πυρήνα, διαχειριζόμενων από λογισμικό με χρήση απομακρισμένης απευθείας προσπάλεσης μνήμης (Remote Direct Memory Access – RDMA), που υιοθετήθηκε στον επεξεργαστή Cell της IBM, αποτέλεσε πρόκληση στην γενική τάση της χρήσης κρυφών μνημών συνοχής (coherent caches) για την επί της ψηφίδας ιεραρχία μνήμης των CMPs. Οι δύο αρχιτεκτονικές έχουν σε μεγάλο βαθμό διαφορετικές επιπτώσεις για το λογισμικό, και διχάζουν τους ερευνητές σχετικά με την πιο κατάλληλη προσέγγιση στην αξιοποίηση πολυπύρηνων επεξεργαστών. Επιδεικνύουμε το συνδυασμό των δύο προσεγγίσεων, με την ενσωμάτωση εντός κρυφής μνήμης μιας διεπαφής δικτύου (network interface – NI) για ρητή σε λογισμικό (explicit) επικοινωνία μεταξύ επεξεργαστών και ευέλικτη, δυναμική εκχώρηση της επί ψηφίδας μνήμης σε τμήματα διαχειρίσιμα από υλικό (κρυφή μνήμη) και από λογισμικό.
Η αρχιτεκτονική της διεπαφής δικτύου συνδυάζει σύντομα μηνύματα και μεταφορές δεδομένων βασισμένες σε RDMA, με απομακρυσμένες προσπελάσεις εντολών load-store στις διαχειριζόμενες από λογισμικό μνήμες, και υποστηρίζει δρομολόγιση πολλαπλών μονοπατιών (multipath routing) στο δίκτυο διασύνδεσης των επεξεργαστών. Προτείνουμε την τεχνική της απόκρισης σε γενονότα (event responses), που αποδοτικά αξιωποιεί την κανονική ροή προσπέλασης σε κρυφή μνήμη για λειτουργίες διεπαφής δικτύου, και υλοποιούμε σε πρωτότυπο βασισμένο σε Field Programmable Gate Array (FPGA) πολυπύρηνο σύστημα, που επιδεικνύει αποδεκτή επιβάρυνση της λογικής (μικρώτερη από 20%) στους ελεγκτές και τα μονοπάτια δεδομένων μιας κρυφής μνήμης, για τη βασική λειτουργικότητα της διεπαφής δικτύου.
Επίσης σχεδιάζουμε και υλοποιούμε μηχανισμούς συγχρονισμού στη διεπαφή δικτύου (μετρητές και ουρές), που εκμεταλλεύονται αποκρίσεις σε γεγονότα και αξιοποιούν τις διατάξεις δεδομένων και ετικετών μιας κρυφής μνήμης για διατήρηση της σχετικής με συγχρονισμό κατάστασης. Προτείνουμε πρωτότυπες ουρές, που αποδoτικά υποστηρίζουν πολλαπλούς αναγνώστες, παρέχοντας υπηρεσίες κλειδαριάς (lock) και αποστολής εργασίας (job dispatching) υλοποιημένες στο υλικό (hardware), και μετρητές, που καθιστούν εφικτούς επιλεκτικούς φράκτες (fences) για ρητές μεταφορές (explicit transfers), και μπορούν να συνδυαστούν για την υλοποίηση εντός του συστήματος μνήμης, φρακτών-συγχρονισμού (barriers) μεταξύ νημάτων επεξεργασίας.
Αξιολόγηση της ενσωματωμένης σε κρυφή μνήμη διεπαφής δικτύου στο υλοποιημένο πρωτότυπο, επιδεικνύει την ευελιξία αξιοποίησης τόσο κρυφά-αποθηκεύσιμων (cacheable) δεδομένων όσο και ρητά-διαχειριζόμενων, και τα πιθανά πλεονεκτήματα εναλλακτικών μηχανισμών μεταφοράς δεδομένων της διεπαφής δικτύου. Προσομοίωση πολυεπεξεργαστών ψηφίδας μέχρι και 128 πυρήνων δείχνει ότι οι προτεινόμενοι στοιχειώδεις μηχανισμοί συγχρονισμού παρέχουν σημαντικά οφέλη σε ανταγωνισμό για κλειδαριές (contended locks) και φράκτες-συγχρονισμού (barriers), και μπορούν να βελτιώσουν το χρονοπρογραμματισμό εργασιών κατά την εκτέλεση προγραμμάτων από το περιβάλλον της γλώσσας Cilk.
|
Direct communication and synchronization mechanisms in chip multiprocessors
