E-Locus - Ιδρυματικό Καταθετήριο Πανεπιστημίου Κρήτης - Design and implementation of cache coherence engines for RISC-V systems

Αρχική Design and implementation of cache coherence engines for RISC-V systems

Αποτελέσματα - Λεπτομέρειες

[Προσθήκη στο καλάθι]

Κωδικός Πόρου

000443516

Τίτλος

Design and implementation of cache coherence engines for RISC-V systems

Άλλος τίτλος

Σχεδίαση και υλοποίηση μηχανών συνοχής κρυφών μνημών για συστήματα RISC-V

Συγγραφέας

Τοτόμης Σωτήριος Χ.

Σύμβουλος διατριβής

Κατεβαίνης, Μανώλης

Μέλος κριτικής επιτροπής

Φατούρου, Παναγιώτα
Παπαευσταθίου, Βασίλης

Περίληψη

Πριν την εποχή των πολυπύρηνων επεξεργαστών, η απόδοση των επεξεργαστών βελτιωνόταν κυρίως μέσω της συνεχούς αύξησης της συχνότητας του ρολογιού τους. Οι υψηλές συχνότητες κατέληξαν σε γιγαντιαία ποσά κατανάλωσης ενέργειας και η διάχυση της θερμότητας έφτασε σε μη προσιτά επίπεδα, ιδιαιτέρως σε συστήματα μεγάλης κλίμακας όπως τα Κέντρα Δεδομένων. Προς αντιμετώπιση αυτών των ζητημάτων, μέχρι και σήμερα, οι κατασκευαστές ολοκληρωμένων κυκλωμάτων επεξεργαστών τοποθετούν πολλαπλές μονάδες επεξεργασίας. Με αυτόν τον τρόπο αποκαθιστούν την ενεργειακή απόδοση, τα κατασκευαστικά κόστη, και βελτιώνουν την απόδοση του συστήματος μέσω της παράλληλης επεξεργασίας. Συγχρόνως, υπάρχει ένα συνεχώς αυξανόμενο ενδιαφέρον για τις ενεργειακά αποδοτικές αρχιτεκτονικές RISC και ιδιαιτέρως για το σύνολο εντολών RISC-V το οποίο είναι ανοιχτό και δωρεάν και μπορεί να μειώσει περαιτέρω το κόστος των πολυπύρηνων επεξεργαστών. Τα συστήματα πολλαπλών πυρήνων με Κοινή Μνήμη επιλύουν αρκετά προβλήματα, αλλά εισάγουν και κάποιες επιπλοκές. Αρχικά, το αυξημένο κόστος επικοινωνίας μεταξύ των πυρήνων και μνήμης κατα την λήψη εντολών και δεδομένων και δεύτερον, η ενορχήστρωση των πυρήνων με σκοπό την διατήρηση συνεκτικών αντιγράφων δεδομένων συσχετιζόμενα με την ίδια διεύθυνση μνήμης, στις ιδιωτικές τους κρυφές μνήμες πρώτου ή/και δευτέρου επιπέδου. Η τρίτη σημαντική επιπλοκή είναι η απόδοση και το ενεργειακό κόστος των λειτουργιών της συνοχής κρυφών μνημών κατά την αναζήτηση και εντοπισμό παλαιών αντιγράφων δεδομένων σε όλη την ιεραρχία της κρυφής μνήμης, δηλαδή των λειτουργιών επερωτήσεων/ενημερώσεων. Οι παραπάνω παράγοντες γίνονται ακόμα πιό κρίσιμοι από πλευράς απόδοσης όσο αυξάνεται το πλήθος των πυρήνων σε ένα σύστημα. Αυτό οφείλεται στη δυνητικά υψηλή πληρότητα του δικτύου διασύνδεσης εντός του τσιπ, το οποίο είναι υπεύθυνο για τις δοσοληψίες αιτημάτωναπαντήσεων από τους πυρήνες προς την μνήμη και ταυτόχρονα για την υποστήριξη του κατάλληλου πρωτοκόλλου συνοχής κρυφών μνημών. Η εργασία αυτή συνεισφέρει μια σχεδίαση και υλοποίηση μηχανών συνοχής κρυφών μνημών και των υποδομών διασύνδεσης για συστήματα RISC-V. Συγκεκριμένα η εργασία κάνει τις παρακάτω συνεισφορές: i) Τη σχεδίαση ενός δικτύου διασύνδεσης εντός τσιπ για την υποστήριξη συνοχής κρυφών μνημών σε επίπεδο υλικού, το οποίο βασίζεται στο πρωτόκολλο ACE της ARM και περιλαμβάνει δομές φιλτραρίσματος των μηνυμάτων επερωτήσεων/ενημέρωσεων. ii) Τη σχεδίαση της υποδομής για την υποστήριξη συνοχής κρυφών μνημών στον επεξεργαστικό πυρήνα CVA6 (πρώην Ariane) που βασίζεται στο σύνολο εντολών RISC-V. iii) Την υλοποίηση ενός συστήματος πολλαπλών πυρήνων που υποστηρίζει το πρωτόκολλο συνοχής κρυφών μνημών Τροποποιημένο-Κοινόχρηστο- ́Ακυρο (ΤΚΑ). Υλοποιούμε και επαληθεύουμε το συνεκτικό και πολυπύρηνο RISC-V σχέδιο στη γλώσσα περιγραφής υλικού SystemVerilog και αξιολογούμε την απόδοσή του μέσω προσομοίωσης σε επίπεδο μεταφοράς καταχωρητών. Για την αξιολόγηση δημιουργούμε και εκτελούμε ενδεικτικά προγράμματα χωρίς την υποστήριξη λειτουργικού συστήματος και επίσης εκτελούμε επιλεγμένα δοκιμαστικά προγράμματα Litmus για την εκτίμηση της ορθότητας του συστήματος μνήμης. Για την αξιολόγηση της απόδοσης του συστήματός μας παρουσιάζουμε μετρικές καθυστέρησης σε κύκλους ρολογιού, τη μέγιστη εφικτή συχνότητα ρολογιού και τη χρήση πόρων λογικής σε συστοιχίες επαναπρογραμματιζόμενης λογικής (FPGAs).

Φυσική περιγραφή

viii, 100 σ. : σχεδ., πιν., εικ. ; 30 εκ.

Γλώσσα

Αγγλικά

Θέμα

Cache coherence interconnects

Cache coherence protocols

Caches

MSI

Memory Consistency

Multicore systems

Δίκτυα διασύνδεσης